7nm设计的性能、功耗和面积优化技巧

7nm 设计的性能、功耗和面积优化技巧

会议: SNUG Shanghai 2018 作者: Ken Brock (逻辑), Rahul Thukral (存储器), Synopsys 页数: 23 源文件: SNUG_CN_Dorso_Untitled_paper.pdf

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议程

- 7nm 适合您吗？ - 逻辑设计的 PPA 优化技巧 - 存储器设计的 PPA 优化技巧 - 新兴节点的最佳实践

本文由 Synopsys 专家分享 7nm 工艺节点下逻辑和存储器设计的优化策略。7nm 节点带来了新的设计挑战：更高的寄生效应、更严格的电迁移（EM）规则、更复杂的电压降（IR Drop）管理以及多图案化布线约束。针对逻辑设计，讨论包括时序驱动布局优化、拥塞感知布线和签核驱动的 ECO 流程等关键技巧。针对存储器设计，涵盖嵌入式 SRAM 的功率管理、存储器 BIST 集成和先进定制设计方法学。